華爲FPGA設計高級技巧Xilinx篇---讀書筆記之一設計技巧

時間：2014-1-20 ------2014-1-21

註釋：在原文中使用的語言是VHDL，可是在筆記中我把它轉化成verilog語言。

1 設計技巧

在設計過程當中，常常遇到速度或面積問題：在功能基本正確以後，設計要麼速度不知足要，求要麼面積太大，或者二者都不知足設計要求，常常在速度和麪積上花費大量的時間。本章着重從速度和麪積角度出發，考慮如何編寫代碼或設計電路，以得到最佳的效果，可是 有些方法是以犧牲面積來換取速度，而有些方法是以犧牲速度來換取面積，也有些方法可同時得到速度和麪積的好處。具體如何操做，應當依據實際狀況而定在處理速度與面積問題的一個原則是：向關鍵路徑部分要時間，向非關鍵路徑部分要面積。爲了得到更高的速度，應當儘可能減小關鍵路徑上的LUT級數，儘可能壓縮線延時爲了得到更小的面積，在非關鍵路徑部分上儘可能優化電路結構壓縮面積。

1.1 合理選擇加法電路

改變賦值語句的順序和使用信號或變量能夠控制設計的結構，每個VHDL信號賦值 進程或元件的引用對應着特定的邏輯，每一個信號表明一條信號線，使用這些結構，能將不一樣的實體鏈接起來，實現不一樣的結構。下面的Verilog實例爲加法器的兩種可能的描述。

控制設計結構的另外一種方法是使用圓括號來定義邏輯分組，下面的例子描述了一個4輸入的加法器分組及其實現結果。

例：Z <= A + B + C + D;