FPGA(三)：功耗結構設計

1.時鐘控制：動態禁止某些區域的時鐘，即使用使能引腳來選通時鐘。    1.1 時鐘偏移: 如下圖中所示,時鐘的延時dC比組合邏輯的延時dL大，則會造成同一個時鐘沿，信號同時在第二級和第三級之間傳播，這種時鐘偏移會引起電路的突然失效。 :    1.2 控制偏移     不同的工具對這種時鐘偏移的控制是不同的，在設計的過程中需要對時鐘添加約束，使工具不會忽略時鐘偏移。 2. 輸入控制     使驅

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