【tcl學習】vivado write_edif

EDF文件能夠直接導入Vivado，而無需Verilog源文件。

好處：

（1）    避免沙雕隊友修改源代碼，則能夠直接提交EDF網表文件。

（2）    避免用戶剽竊勞動成果,保護本身的知識產權。

（3）    對於無需更改的設計複用，直接用EDF網表會賊方便。

1 vivado write_edif

目的：將當前網絡列表導出爲EDIF文件。

語法：

write_edif [‑pblocks <args>]  [‑cell <arg>]  [‑force]  [‑security_mode <arg>] [‑logic_function_stripped]  [‑quiet]  [‑verbose]  <file>

[-pblocks]導出這些pblocks的網絡列表（對於-cell無效）[-cell]導出此單元格的網絡列表（對於-pblocks無效）[-force]覆蓋現有文件[-security_mode]若是設置爲「all」，而且某些設計須要加密，則整個設計將被寫入一個單獨的加密文件 默認值：多文件[-logic_function_stripped]將lut和ramb上的INIT字符串轉換爲固定值[-quiet]忽略命令錯誤[-verbose]在命令執行期間掛起消息限制<file>輸出文件（帶有-pblocks或-cell的目錄）

舉例：

write_edif C:/Data/edifOut.edn

2 操做步驟

（1）將須要封裝的模塊設置爲頂層模塊

（2）綜合或實現須要生成edif的verilog或vhdl源文件。

（3）open Elaborated Design or Open Synthesized Design or Open

Implemented Design

(4) tcl console:write_edif xx.edf

(5) tcl console:write_verilog -mode synth_stub xx_stub.v

(6) 調用 xx.edf和xx_stub.v

3 視頻演示

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本文分享自微信公衆號 - FPGA開源工做室（leezym0317）。
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