自動生成verilog模塊的testbench（VSCode與Vivado結合，VSCode生成testbench插件）

       自從Xilinx官方從ISE升級爲Xilinx後，沒法再用軟件自動生成testbench文件了，給FPGA工程師帶來很多麻煩。javascript        不過Xilinx官方提供了tcl商店以豐富Xilinx軟件功能，其中就有生成testbench的tcl腳本提供下載。可是使用起來仍是比較麻煩，必須讓那個模塊成爲頂層並進入Elaborate, Synthesize或者impl

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