verilog 連續賦值驅動能力配置

在調試iic(mdio)接口的時候發現時鐘和數據管腳默認都是輸出低電平，但是實際上我在邏輯中都是分別賦值爲高阻態，爲什麼選通輸出後就變低了呢？解釋一下公司的測試接口是iic和mdio，由於都是2wire，所以需求是根據協議可以自由切換接口，也就是說同一對接口要兼容兩種不同的協議，同時數據線又是inout型，所以選通賦值有些複雜，但是也不難。 平臺使用的是cyclone IV 器件，所以用signa

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