基於system generator的整除除法設計

除法在嵌入式系統中實現較爲困難，在整除除法中，N和D的以及輸出Q和R的關係滿足：    這個課題要求設計一個高速的FPGA整數觸發器， 1.有三個輸入信號N,D,START 2.信號N和D爲無符號整數，N和D的位寬爲W，W是一個參數，從對應的simulink文件中看到，可以設置爲8,10,20,32等。 3.信號start爲布爾型參數，1的時候，開始計算，在計算完成之前，start不會再次產生高電

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