減少亞穩態導致錯誤，提高系統的MTBF

1.亞穩態與設計可靠性 設計數字電路時大家都知道同步是非常重要的，特別當要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅動時，這是要在接口處採取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因爲輸入端很可能出現亞穩態（Metastability），導致採樣錯誤。   下面我們會對亞穩態的原理、起因、危害、解決辦法、對可靠性的影響和消除仿真做一些介紹。 2. 什麼是亞穩態？ 亞穩

>>阅读原文<<