PCB設計中要考慮電源信號的完整性

　　在電路設計中，通常咱們很關心信號的質量問題，但有時咱們每每侷限在信號線上進行研究，而把電源和地當成理想的狀況來處理，雖然這樣作能使問題簡化，但在高速設計中，這種簡化已是行不通的了。儘管電路設計比較直接的結果是從信號完整性上表現出來的，但咱們毫不能所以忽略了電源完整性設計。由於電源完整性直接影響最終PCB板的信號完整性。電源完整性和信號完整性兩者是密切關聯的，並且不少狀況下，影響信號畸變的主要緣由是電源系統。例如，地反彈噪聲太大、去耦電容的設計不合適、迴路影響很嚴重、多電源/地平面的分割很差、地層設計不合理、電流不均勻等等。若是設計中涉及到線路板打樣，能夠找捷配PCB。

　　一、去耦電容
　　咱們都知道在電源和地之間加一些電容能夠下降系統的噪聲，可是到底在電路板上加多少電容?每一個電容的容值多大合適?每一個電容放在什麼位置更好?相似這些問題咱們通常都沒有去認真考慮過，只是憑設計者的經驗來進行，有時甚至認爲電容越少越好。在高速設計中，咱們必須考慮電容的寄生參數，定量的計算出去耦電容的個數以及每一個電容的容值和放置的具體的位置，確保系統的阻抗在控制範圍以內，一個基本的原則是須要的去耦電容，一個都不能少，多餘的電容，一個也不要。
　　二、地反彈
　　當高速器件的邊緣速率低於0.5ns時，來自大容量數據總線的數據交換速率特別快，當它在電源層中產生足以影響信號的強波紋時，就會產生電源不穩定問題。當經過地迴路的電流變化時，因爲迴路電感會產生一個電壓，當上升沿縮短時，電流變化率增大，地反彈電壓增長。此時，地平面(地線)已經不是理想的零電平，而電源也不是理想的直流電位。當同時開關的門電路增長時，地反彈變得更加嚴重。對於128位的總線，可能有50_100個I/O線在相同的時鐘沿切換。這時，反饋到同時切換的I/O驅動器的電源和地迴路的電感必須儘量的低，不然，連到相同的地上的靜止將出現一個電壓毛刷。地反彈隨處可見，如芯片、封裝、鏈接器或電路板上都有可能會出現地反彈，從而致使電源完整性問題。
　　從技術的發展角度來看，器件的上升沿將只會減小，總線的寬度將只會增長。保持地反彈在可接受的惟一方法是減小電源和地分佈電感。對於，芯片，意味着，移到一個陣列晶片，儘量多地放置電源和地，且到封裝的連線儘量短，以減小電感。對於，封裝，意味着移動 層封裝，使電源的地平面的間距更近，如在BGA封裝中用的。對於鏈接器，意味着使用更多的地引腳或從新設計鏈接器使其具備內部的電源和地平面，如基於鏈接器的帶狀軟線。對於電路板，意味着使相鄰的電源和地平面儘量地近。因爲電感和長度成正比，因此儘量使電源和地的連線短將下降地噪聲。
　　三、電源分配系統
　　電源完整性設計是一件十分複雜的事情，可是如何近年控制電源系統(電源和地平面)之間阻抗是設計的關鍵。理論上講，電源系統間的阻抗越低越好，阻抗越低，噪聲幅度越小，電壓損耗越小。實際設計中咱們能夠經過規定最大的電壓和電源變化範圍來肯定咱們但願達到的目標阻抗，而後，經過調整電路中的相關因素使電源系統各部分的阻抗(與頻率有關)目標阻抗去逼近。