靜態隨機存儲SRAM工藝

基於傳統六晶體管(6T)存儲單元的靜態RAM存儲器塊一直是許多嵌入式設計中使用ASIC/SoC實現的開發人員所採用的利器，由於這種存儲器結構很是適合主流的CMOS工藝流程，不須要增添任何額外的工藝步驟。
 
如圖1a中所示的那樣，基本交織耦合鎖存器和有源負載單元組成了6T存儲單元，這種單元能夠用於容量從數位到幾兆位的存儲器陣列。
 
通過精心設計的這種存儲器陣列能夠知足許多不一樣的性能要求，具體要求取決於設計師是否選用針對高性能或低功率優化過的CMOS工藝。高性能工藝生產的SRAM塊的存取時間在130nm工藝時能夠輕鬆低於5ns，而低功率工藝生產的存儲器塊的存取時間一-般要大於10ns。
 
存儲單元的靜態特性使所需的輔助電路不多，只須要地址譯碼和使能信號就能夠設計出解碼器、檢測電路和時序電路。
 
隨着一代代更先進工藝節點的發展，器件的特徵尺寸愈來愈小，使用傳統六晶體管存儲單元製造的靜態RAM能夠提供愈來愈短的存取時間和愈來愈小的單元尺寸，但漏電流和對軟故障的敏感性卻呈上升趨勢，設計師必須增長額外電路來減少漏電流，並提供故障檢測和糾正機制來「擦除」存儲器的軟故障。
 

 

圖1a：典型的六晶體管靜態RAM存儲單元。圖1b：典型的單晶體管/單電容動態存儲器存儲單元。

 
當前6TSoCRAM單元的侷限性
 
然而，用來組成鎖存器和高性能負載的六晶體管致使6T單元尺寸很大，從而極大地限制了可在存儲器陣列中實現的存儲容量。
 
這種限制的主因是存儲器塊消耗的面積以及因爲用於實現芯片設計的技術工藝節點(130,90,65nm)致使的單元漏電。隨着存儲器陣列的總面積佔整個芯片面積的比率增長，芯片尺寸和成本也愈來愈大。
 
漏電流也可能超過整個功率預算或限制6T單元在便攜式設備中的應用。更大面積或高漏電芯片最終可能沒法知足應用的目標價格要求，所以沒法成爲一個經濟的解決方案。
 
做爲6T RAM單元替代技術的1T單元
 
對那些要求大容量片上存儲(一般大於256kb)但不要求絕對最快存取時間的應用來講還有另一種解決方案技術。這種解決方案所用的存儲器陣列功能相似SRAM，但基於的是相似動態RAM中使用的單晶體管/單電容(1T)存儲器單元(圖1b)。我司英尚微電子代理SRAM芯片,如VTI,ISSI等存儲芯片，可提供技術資料和技術支持。