FPGA定時計數的問題（新手上路）

簡單的計時器 功能模塊： 累加器，比較器，寄存器 其中，寄存器由D觸發器構成，不用考慮。 累加器：此模塊用組合電路實現，通過加法器，將test輸入端和1相加，使得test_n始終比test大1。（test值是由test_n值每1個時鐘觸發進行賦值） 比較器：也是由組合邏輯構成，不需要時鐘。 簡言： 設定比較值爲15時： Test輸出Q計數值0.1.2~，~15.0.1.2~，~15.0.1.2……

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