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FPGA自創用戶IP核創建與封裝流程
時間 2021-01-03
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Vivado 2015
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實驗平臺:Vivado 2015 開發板:Xilinx ZYNQ-7020 編程語言:VerilogHDL 內容:創建和封裝用戶IP核流程 友情鏈接:本人博客園連接 第一步:打開Vivado 2015,新建工程。 第二步:更改工程名和存放路徑,點擊下一步。 第三步:選擇RTL工程,點擊下一步。 第四步:點擊創建文件,輸入IP核名稱(自定義),點擊OK。 點擊下一步。 點擊下一步。
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