SystemVerilog和SystemC協同驗證環境簡單介紹

下圖是一個典型的sv和sc協同驗證環境的testbench。 systemverilog大家都比較熟悉了，UVM就是基於sv創建的一個驗證方法學的庫。但是systemc用的就比較少。 一般情況下，systemc用於： 事務級別建模和驗證 HW / SW協同設計 SOC架構分析和優化 sv和sc協同驗證環境，主要應用於： 使用SystemC TL模型作爲SystemVerilog測試平臺中的參考模型

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