[原創]Cadence軟件使用記錄5_Allegro繪製PCB基礎

前期準備 導入網表 根據之前生成的netlist文件，導入即可。可能會有出錯，多半是footprint設置不對，務必檢查仔細。 但是，若PCB畫一半，原理圖有更新怎麼辦？沒關係，重新生成網表，Allegro重新導入網表（在「Place changed componet」點擊「Always」。即可在不改變原有佈局的同時更新網表） 快捷鍵 allegro可以自定義一些命令快捷鍵，這個得先說。 方法：

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