verilog 條件編譯命令`ifdef、`else、`endif 的應用

【摘自夏宇聞《verilog設計教程》】一般情況下，Verilog HDL源程序中所有的行都將參加編譯。但是有時希望對其中的一部分內容只有在滿足條件才進行編譯，也就是對一部分內容指定編譯的條件，這就是「條件編譯」。有時，希望當滿足條件時對一組語句進行編譯，而當條件不滿足是則編譯另一部分。            條件編譯命令有以下幾種形式：            1)   `ifdef 宏名 (標識

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