FPGA基礎知識23(Verilog中條件編譯命令_`ifdef、`else、`endif_用法)

來自：https://wenku.baidu.com/view/084ce39427d3240c8547ef2f.htmlhtml   Verilog 中條件編譯命令 `ifdef 、 `else 、 `endif 用法 通常狀況下， Verilog HDL源程序中全部的行都參加編譯。可是有時候但願 對其中的一部分內容只有在條件知足的時候才進行編譯， 也就是對一部份內容指 定編譯的條件， 這就是「

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