FPGA與LVDS信號兼容性分析方法

技術交流是便宜的博客地址：http://blog.csdn.net/techexchangeischeap 很多工程師在使用Xilinx開發板時都注意到了一個問題，就是開發板中將LVDS的時鐘輸入（1.8V電平）連接到了VCCO=2.5V或者3.3V的Bank上，於是產生了關於FPGA引腳與LVDS（以及LVDS-33，LVDS-25）信號相連時兼容性的問題，該專題就解決一下這類問題。總的來說，只

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