本身總結的部分SystemVerilog可綜合的常數函數的編寫規則

使用SystemVerilog語言近2年了，期間踩坑無數，其中最大的一個坑即是常數函數了。頭破血流的一點點經驗，總結於下：web 1.變量聲明和變量賦值應分別書寫（適用於QuartusPrime）。 例如：svg package example_pkg; function automatic foo_bad_constant_fun(int arg0); int var0 = arg0 +

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