verilog 多週期控制器

用Verilog寫一個控制碼類型的狀態機，用來控制一個A+B+C+/-D類型的多週期數據通路，這個運算被分爲R←A，R←R+B，R←R+C.R←R+ D.或R←R- D四個週期，啓動運算後，只需要一定的硬件資源，在幾個時鐘週期內對有限的硬件進行重用從而完成需要的功能。控制碼類型的狀態機和FSM類型的狀態機不一樣，控制碼類型的狀態機需要提前列好控制碼表，當然最爲簡單常用的其實是FSM類型的狀態機 核

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