FIFO數據的讀寫，ISE聯合modelsim仿真

使用了最基礎的讀寫使能信號，同時讀寫時鐘是分開的，但是我給它們設置了一樣的值，所以這裏可以設置common CLK,要注意的是FIFO是高電平復位，這點要注意，不然可能會出現一開始full和empty都爲1的情況。 module fifo_module(wr_clk,rd_clk,rst,din,data_out     );     input wr_clk;     input rd_clk;

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