FPGA實現DDRIP核高速讀寫（3）

FPGA實現DDRIP核高速讀寫（3） 在前面兩個講了DDR的基本工作原理和仿真，這裏來實現數據的讀寫。高速的讀寫要參考官方文檔UG086.這裏有對申請的IP核結構有着詳細的解釋。 DDR官方IP主要有時鐘部分、用戶接口部分、控制部分和驅動部分組成。下圖是採樣外部參考時鐘的DDR2內存控制核的結構。這裏大部分工作都已經在IP核內實現，用戶只需要在用戶接口層來對IP進行控制即可。 上圖中左側接口爲用

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