Verilog學習心得之一-----時鐘無縫切換

  2018年05月09日 16:04:36 poirot12 閱讀數：1620 本文討論了時鐘切換的兩種基本情況以及兩種基本電路結構，討論了一些問題： 下圖是一個時鐘選擇的簡單實現以及時序圖，使用AND-OR多路複用邏輯，其中SELECT信號爲時鐘選擇信號，如圖中所示，直接切換會產生毛刺（glitch）   時鐘切換分爲兩種情況：（1）CLK0與CLK1爲相關時鐘源，即CLK0與CLK1成整數倍

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