Verilog實現iic總線協議
初學者筆記，歡迎討論（雖然大部分時間可能不在線）web 1、iic總線時序 兩根線：SDA、SCK 一、空閒狀態：SDA、SCK爲高電平 二、開始信號：SCK爲高電平期間，SDA產生一個降低沿 三、發送數據：SCK爲低電平期間，SDA可變 SCK爲高電平期間，SDA不可改變，發送信號 四、應答信號：SDA改成輸入（高阻狀態，經過使能端改變）svg 下面貼張時序圖code 第一個傳輸的信號爲地址位，
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