基於FPGA的QSPI PSRAM控制器設計及測試實驗（2）——FIFO接口

文章目錄 FPGA電路優化 FIFO接口設計 Nios II總線結構 FPGA電路優化 由於上一章講解的RTL電路過於繁瑣，導致Controller模塊的組合電路過多，極大影響了控制PSRAM的最高頻率。 下圖是Controller模塊的RTL電路。 本章根據QSPI協議，設計了一種針對PSRAM的FIFO數據傳輸接口。利用預編譯的思想，將大部分組合邏輯放於軟件端，僅需FIFO interface

>>阅读原文<<