在Cyclone IVE中使用進位鏈的幾個規則

最近在FPGA上做ps級的Delay line，所以認真剖析了一下Cyclone IVE4的佈局佈線延遲。這裏說明CARRY鏈的幾個特性規則，如有錯誤請各位大大指出，謝謝。（另外由於匆忙沒有時間驗證其他Cyclone系列（基於LE結構）是否遵循此特性，若其他系列中有出入請告知我。。） 規則一：CARRY鏈在LAB中必須順序從上到下進位，跨LAB同樣如此（從Altera的座標系角度上說是按照Y減小的

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