FPGA試題練習--------異步輸入同步輸出電路分析

考慮以下電路，當觸發器的D端數據輸入相對於clk來說是異步的，再這種情況下，因爲不知道什麼時候會有異步輸入的信號、輸入信號什麼時候撤銷，這將導致在clk上升沿來臨時建立和保持時間不滿足，從而導致輸出端Q的數據不穩定。 對於該電路來說，D端信號和清零信號均是相對於clk來說是異步信號，因此兩個信號均需要考慮，下面進行分析。 一．異步輸入信號導致亞穩態分析 常見的同步電路如下，採用兩級寄存器拍了拍，實

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