如何降低FPGA資源消耗

    各位大俠，最近一直很頭疼的一個事：如何降低FPGA的資源消耗。       由於入門FPGA設計的時間不是很長，對verilog hdl的理解不是很深入，在進行算法設計的時候，不是很注重編程方式和具體實現的結合，導致現在綜合後的資源消耗比較畸形。       我用的是spartan-6的xc6slx150，現在LUTs消耗特別多，遠遠超過其他資源，並且fully-used LUT-FF不是

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