Verilog設計Valid-Ready握手協議

http://ninghechuan.com/2019/01/17/Verilog%E8%AE%BE%E8%AE%A1Valid-Ready%E6%8F%A1%E6%89%8B%E5%8D%8F%E8%AE%AE/html

      Handshake Protocol握手協議: 爲了保證數據傳輸過程當中準確無誤,咱們須要加上握手信號來控制信號的傳輸。本篇文章使用Verilog設計一個簡單的Valid-Ready握手協議電路。爲了保持數據的傳輸,一般使用握手信號。握手協議的原則是:當Valid和Ready信號同時高有效時,數據在時鐘上升沿傳輸緩存

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      本設計能夠實現數據的流入和數據的流出,這樣一個雙端口握手協議通道傳輸。對於Valid和Ready信號的原理相似於FIFO的讀寫和空滿信號,就好像FIFO外邊包了一層。post

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在FIFO的端口信號上加上如上圖所示反相器,也可達到握手的效果。spa

Valid-Ready信號產生有兩種狀況。設計

Ready-Before-Valid

Ready-Before-Valid是Ready信號在Valid信號以前有效。以下時序圖。3d

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這樣設計使得在數據來臨以前,通道已準備好接收數據,能夠保持通道的最大吞吐量,由於Ready先產生,這個通道保持刷新等待數據。通道做爲接受數據端採用這樣的設計。code

Valid-before-Ready

Valid-before-Ready是Valid信號在Ready信號以前有效。通道做爲數據輸出端採用這樣的設計。收到下游接收端的準備接收信號,纔開始傳輸數據。htm

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Valid-Ready協議Stalemate狀況

Stalemate能夠理解爲「鎖住」。假設咱們不遵照上面兩種接收端和輸出端的設計規則。blog

輸出端用Ready-Before-Valid而接受端使用Valid-before-Ready,就會出現輸出端等待接受端給出的Ready來輸出數據,可是接收端也在等待輸出端給出Valid信號來接受數據。二者都在等待卻沒有一方先給,因此這個時候這個通道就是無效的,被「鎖住」了。接口

管道中止傳輸的狀況

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管道傳輸空的狀況

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握手協議的幾種鏈接狀況

靈活鏈接

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Verilog設計


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前面說過握手協議的接口能夠在同步FIFO的基礎上加以修改,修改電路如圖

assign  valid_o = ~fifo_empty;
assign  ready_o = ~fifo_full;
assign  wr_en = ready_o & valid_i;
assign  rd_en = ready_i & valid_o


這是加了緩存後的設計,也能夠直接傳輸不加緩存直出。電路以下圖。

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verilog實現代碼:

module Handshake_Protocol(
	input clk,
	input rst_n,

	input 			valid_i, //from pre-stage
	input       	data_i, //from pre-stage
	input 			ready_i, //from post-stage

	output 			ready_o,//to pre-stage
	output 			valid_o, //to post-stage
	output      	data_o //to post-stage
);

	reg 		valid_o_r;
	reg   	data_o_r;

    always @(posedge clk)
		if(~rst_n)
			valid_o_r <= 1'b0;
		else if(valid_i)
			valid_o_r <= 1'b1;
		else if(~valid_i)
			valid_o_r <= 1'b0;

	always @(posedge clk)
		if(~rst_n)
			data_o_r <= 1'b0;
		else if(valid_i)
			data_o_r <= data_i;

	assign ready_o = ready_i;
	assign valid_o = valid_o_r;
	assign data_o = data_o_r;
endmodule
Reference

Using the Valid-Ready pipeline protocol ——ZIPcores.com

Data Transfers Synchronous handshake ——Giorgos Dimitrakopoulos

https://stackoverflow.com/questions/53583946/valid-ready-handshake-in-verilog

https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/pol_cdc.html

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