黑金Xilinx FPGA學習筆記（一）verilogHDL掃盲文-（1）

verilog簡介 HDL 顧名思義Hardware Description Languag verilog HDL 語言的語法和格式都比較隨便，它沒有 VDL HDL 語言那麼嚴謹，所以受到了普遍的應用。 0.3RTL級和組合邏輯級 筆者的眼中 Verilog HDL 語言創建的硬件模塊能夠 分爲有時鐘源和無時鐘源。有時鐘源的意思是須要時鐘信號做爲操做最基本消耗單位， 硬件模塊才能執行。 無時鐘

>>阅读原文<<