簡單乘法器和除法器的FPGA設計

△串行乘法器設計 --見模塊serial_multplier ，8位的乘法器實現 基本思路爲，a的值，分別乘以b的每一個值（b<<1），然後相加。 主要計算程序如下。流水線乘法：節約資源，浪費時間。算一次乘法要13個時鐘。若用多個寄存器同時緩存中間變量，可設計並行的乘法器。 仿真程序 仿真結果 小結：乘法器的設計思想，其實就是把乘法還原成加法來實現。注意一點，就是進入乘法器的數據和結果數據，要在正

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