FPGA 2級D 觸發器

D觸發器 在時鐘上升沿,D輸入0,Q輸出1 在時鐘上升沿,D輸入1,Q輸出0 輸出只在上升沿發生變化。 一般的; module ex_module( input wire sclk, input wire rst_n, input wire [7:0] d,//聲明模塊時輸入必須是wire變量，構件之間的物理連線 input wire [7:0] q,//模塊聲明時輸出可以是wire變量給，也可以

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