Verilog中#的另外一種用法：模塊外定義常參#（parameter ...）以及調用時修改參數#(10,2)

簡介 Verilog中用web parameter 常參名（通常全大寫） 常數 語句來定義常參，parameter的位置也比較靈活，本文主要介紹一種在model的描述代碼塊外定義的常參。例子以下：svg module exam_prj #(parameter WIDTH=8) //端口內的參數只能在這定義 ( input [WIDTH-1:0] dataa,//[WIDTH-1:0] input

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