Vorilog利用PLL實現雙脈衝輸出

近期項目需要做一個雙脈衝輸出實驗，利用Verilog的PLL產生40MHz時鐘信號，利用此信號產生脈寬爲25ns，間隔75ns（兩上升沿相隔100ns）的雙脈衝，週期爲20微秒，如下圖： 模塊輸入爲系統時鐘clk，復位rst_n，輸出信號pulse_out，系統時鐘40MHz，則週期T=1/40MHz=25ns. 20微秒計數:(20*10^-6)*40000000-1=799 25ns：1 10

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