zyqn7000開發板學習筆記（二）

zyqn7000開發板學習筆記（二） PL例程2——PLL實驗 PLL(phase-locked loop)，即鎖相環。其功能是將FPGA系統的時鐘分爲不同的頻率（分頻或倍頻），滿足設計要求。zyqn7000開發板中fpga部分與xilinx7系列相同，使用專用的全局和區域IO和時鐘資源來管理設計中各種時鐘需求，即CMT(clock management tiles)，其功能包括時鐘合成，傾斜校正

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