如何分析FPGA的片上資源使用情況

如何分析FPGA的片上資源使用情況         在維護遺留代碼（4）——時序問題初露端倪這篇文章中，我提到「第三方開發的設計中，組合邏輯與時序邏輯的比例爲2.6:1」，這是造成該設計時序收斂困難的原因之一。mengyudn朋友很熱心，對這個數據的來歷產生了疑問。下面我就簡單地介紹一下如何分析FPGA芯片上的組合邏輯（LUT）和時序邏輯（REG）的利用率。 riple 一、如何得到LUT與REG

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