最近在看FPGA，以後要在FPGA上作神經網絡的優化什麼的。git
之後不懂的名詞解釋，都會加到這裏來。算法
ASIC(Application Specific integrated Circiut，專用集成電路)
ASIC是爲顧客需求而設計製造、面向特定用途的集成電路的總稱。面向特定用途的集成電路分爲全定製IC和半定製IC。一般所說的ASIX主要是指門陣列、嵌入式陣列、標準單元ASIC、結構化ASIC。編程
ASSP(Application Specific Standard Product，專用標準產品)
相對於ASIC的定製，ASSP是面向某一特定領域的通用的LSI。網絡
DSP(Digital Signal Processor，數字信號處理器)
DSP是爲進行數字信號處理而優化的處理器，能夠連續進行高速乘積累加運算。FPGA的DSP並不是數字信號處理器，而是由高速乘法器電路組成的。編程語言
EEPROM(Electrically Erasable and Programmable ROM，電可擦可編程只讀存儲器)
EEPROM是一種斷電後數據不會丟失的非易失性存儲器。不一樣於EPROM的紫外線擦除，EEPROM以電子擦除和重寫。ide
EPROM(Erasable and Programmable ROM，可擦可編程只讀存儲器)
一種斷電後數據不會丟失的非易失性存儲器，而且能夠寫入操做。EPROM必須清除所有數據後才能夠再次寫入，與RAM的部分擦除與重寫區別。工具
EDA(ELectronic Design Automatic，電子設計自動化)
EDA是實現LSI或電子設備等電子領域設計自動化軟件、硬件和方法的總稱。邏輯設計和電路設計用的仿真CAE(Computer Aided Engineering，計算機輔助工程)，版圖設計用的CAD(Computer Aided Design，計算機輔助設計)等都叫EDA，而實際的設計產品叫EDA工具。佈局
PLD(Programmble Logic Device，可編程邏輯器件)
PLD用戶可將設計電路寫入芯片的可編程邏輯器件的總稱。表明性的PLD有SPLD、CPLD和FPGA等。優化
FPGA(Field Programmable Gate Array，現場可編程門陣列)
FPGA是一種由內部邏輯塊和佈線兩部分構成的PLD。雖然邏輯塊能夠任意組合鏈接，具備很高的設計自由度，但實際佈局狀況會致使延遲時間不定。因爲此構造和單純的由門電路和佈線組成的門陣列相似，而且用戶能夠隨時對其進行重配置，所以被稱爲FPGA(現場可編程門陣列)。ui
IP(Intellectual Property，設計資產)
ip原本的意思是知識產權，而在半導體領域，CPU核、大規模宏單元等功能模塊被稱爲IP(設計資產)。使用通過驗證的成品功能模塊(IP)，比從新設計電路來的更高效且能夠縮短開發週期。爲了和固件、中間件等軟件區別開來，電路IP也被稱爲「硬IP」或「IP核」。
HDL(Hardware Description Language，硬件描述語言)
硬件描述語言是描述硬件的行爲和鏈接的編程語言。最先的數字邏輯電路設計經過組合AND、OR、NOT、FF(Flip-Flop)等邏輯電路的符號來繪製電路圖完成設計，這些年基於硬件描述語言的設計方法成爲主流。HDL中，Verilog HDL和VHDL成爲主流。
RTL(Register Transfer Level，寄存器傳輸級)
RTL用來表示使用HDL進行電路設計時的設計抽象度，是一種比晶體管和邏輯門級別的設計抽象度更高的寄存器傳輸級(RTL)的設計方式。RTL設計將電路行爲描述爲寄存器間的數據傳輸及其邏輯運算的組合。
SoC(System on a Chip片上系統)
從前的LSI按照功能分爲處理邏輯、內存、接口等產品，而從此的趨勢是將各類豐富的功能系統性的集成到一片LSI上，這種LSi被稱爲Soc或系統LSI。
HLS(High Level Systhesis)高層次綜合
高層次綜合指直接用C語言或基於C的語言描述算法功能，再有工具自動地將其綜合爲含有寄存器。時鐘同步等硬件概念的RTL描述的過程。
未完待續