同步時序設計時應值得注意的事項

同步時序設計時一下事項應值得注意： 異步時鐘域的數據轉換。 組合邏輯電路的設計方法。 同步時序電路的時鐘設計。 同步時序電路的延遲。同步時序電路的延遲最常用的設計方法是用分頻或者倍頻的時鐘或者同步計數器完成所需的延遲，對比較大的和特殊定時要求的延時，一般用高速時鐘產生一個計數器，根據計數產生延遲;對於比較小的延遲，可以用D觸發器打一下，這樣不僅可以使信號延時了一個時鐘週期，而且完成了信號與時鐘的初

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