一個簡單的handshake接口轉axi lite接口讀寫BRAM的例子

首先借用開源的axi_master模塊，首先我用XHDL工具把VHDL轉成了Verilog，並將其打包成了IP，名爲axi_lite_master_vlog_v1_0。 用戶側handshake接口如下所示： axi lite master端接口如下所示： axi litemaster端的讀寫地址輸出有如下加法操作 其中，C_M_TARGET_SLAVE_BASE_ADDR爲用戶定義的基地址，在V

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