基於verilog的數字萬年曆時鐘設計

一 digital_clock設計需求 本設計採用FPGA，實現核心控制。利用獨立按鍵當作輸入，利用六位一體的共陽極數碼管作爲顯示設備。具體要求如下： 1.數字鐘要求顯示時間、日期、鬧鐘時間。本設計採用verilog，芯片爲50MHZ的EP4CE10F17C8N，實現核心控制。 2.顯示時利用小數點將所顯示內容分開。（例：19.12.55） 3.外部輸入的按鍵有，切換按鍵，調整按鍵，加按鍵，減按鍵

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