Verilog代碼和FPGA硬件的映射關係(四)

其實在FPGA的開發中理想情況下FPGA之間的數據要通過寄存器輸入、輸出，這樣才能使得延時最小，從而更容易滿足建立時間要求。我們在FPGA內部硬件結構中得知，IOB內是有寄存器的，且IOB內的寄存器比FPGA內部的寄存器更靠近外部的輸出管腳，這樣就能夠得到更小的延時，從而使時序更好。我們可以看到在沒有指定的情況下寄存器的映射都是隨機的，那麼問題來了，如何才能指定寄存器映射到IOB中呢？我們依然用異

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