Verilog 中需要使用原語的情況

    一般來說，在進行HDL代碼編寫時，不需要直接或間接地進行原語調用，因爲隨着FPGA設計規模越來越龐大，人腦應該集中於抽象層次較高的工作中去，而將這些具體實現細節交給編譯器來完成。不過有些時候，原語或者庫中底層模板的調用還是十分必要的。 1.    時鐘相關原語     如果時鐘信號不是由專門FPGA芯片的專用時鐘管腳引入FPGA的，那麼它通常就需要在FPGA內部被顯式地連接到時鐘樹資源上，

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