SystemVerilog中scheduler（調度)

轉自微信公衆號--數字IC小站 知乎鏈接 https://zhuanlan.zhihu.com/p/101408488 雖然設計的代碼在仿真器中理論上來說是可以並行執行的，但是在實際仿真中，代碼都是運行在CPU上的一些程序而已。SV爲代碼的執行順序定義了調度機制，最大限度的減少不確定性的產生。 SV被定義爲一種基於離散事件執行模型的語言。換句話說，仿真是離散的，是基於時間片進行且只對特定的時刻點進

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