DDR3

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百科名片

DDR3是一種電腦內存規格。它屬於SDRAM家族的內存產品，提供了相較於DDR2 SDRAM更高的運行效能與更低的電壓，是DDR2 SDRAM（四倍資料率同步動態隨機存取內存）的後繼者（增長至八倍），也是現時流行的內存產品。

 

DDR3 SDRAM爲了更省電、傳輸效率更快，使用了SSTL 15的I/O接口，運做I/O電壓是1.5V，採用CSP、FBGA封裝方式包裝，除了延續DDR2 SDRAM的ODT、OCD、Posted CAS、AL控制方式外，另外新增了更爲精進進的CWD、Reset、ZQ、SRT、RASR功能。

　　CWD是做爲寫入延遲之用，Reset提供了超省電功能的命令，可讓DDR3 SDRAM內存顆粒電路中止運做、進入超省電待命模式，ZQ則是一個新增的終端電阻校準功能，新增這個線路腳位提供了ODCE（On Die Calibration Engline）用來校準ODT（On Die Termination）內部中斷電阻，新增了SRT（Self-Reflash Temperature）可編程化溫度控制內存時脈功能，SRT的加入讓內存顆粒在溫度、時脈和電源管理上進行優化，能夠說在內存內，就作了電源管理的功能，同時讓內存顆粒的穩定度也大爲提高，確保內存顆粒不致於工做時脈太高致使燒燬的情況，同時DDR3 SDRAM還加入RASR（Partial Array Self-Refresh）局部Bank刷新的功能，能夠說針對整個內存Bank作更有效的資料讀寫以達到省電功效。

1、DDR3在DDR2基礎上採用的新型設計：

　　DDR3

　　1．8bit預取設計，而DDR2爲4bit預取，這樣DRAM內核的頻率只有接口頻率的1/8，DDR3-800的核心工做頻率只有100MHz。

　　2．採用點對點的拓樸架構，以減輕地址/命令與控制總線的負擔。

　　3．採用100nm如下的生產工藝，將工做電壓從1.8V降至1.5V，增長異步重置（Reset）與ZQ校準功能。

　　2、DDR3與DDR2幾個主要的不一樣之處 ：

　　1.突發長度（Burst Length，BL）

　　因爲DDR3的預取爲8bit，因此突發傳輸週期（Burst Length，BL）也固定爲8，而對於DDR2和早期的DDR架構系統，BL=4也是經常使用的，DDR3爲此增長了一個4bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操做加上一個BL=4的寫入操做來合成一個BL=8的數據突發傳輸，屆時可經過A12地址線來控制這一突發模式。並且須要指出的是，任何突發中斷操做都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。

　　2.尋址時序（Timing）

　　就像DDR2從DDR轉變而來後延遲週期數增長同樣，DDR3的CL週期也將比DDR2有所提升。DDR2的CL範圍通常在2～5之間，而DDR3則在5～11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的範圍是0～4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增長了一個時序參數——寫入延遲（CWD），這一參數將根據具體的工做頻率而定。

　　3.DDR3新增的重置（Reset）功能

　　重置是DDR3新增的一項重要功能，併爲此專門準備了一個引腳。DRAM業界很早之前就要求增長這一功能，現在終於在DDR3上實現了。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3內存將中止全部操做，並切換至最少許活動狀態，以節約電力。

　　在Reset期間，DDR3內存將關閉內在的大部分功能，全部數據接收與發送器都將關閉，全部內部的程序裝置將復位，DLL（延遲鎖相環路）與時鐘電路將中止工做，並且不理睬數據總線上的任何動靜。這樣一來，將使DDR3達到最節省電力的目的。

　　4.DDR3新增ZQ校準功能

　　ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳經過一個命令集，經過片上校準引擎（On-Die Calibration Engine，ODCE）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令後，將用相應的時鐘週期（在加電與初始化以後用512個時鐘週期，在退出自刷新操做後用256個時鐘週期、在其餘狀況下用64個時鐘週期）對導通電阻和ODT電阻進行從新校準。

　　5.參考電壓分紅兩個

　　在DDR3系統中，對於內存系統工做很是重要的參考電壓信號VREF將分爲兩個信號，即爲命令與地址信號服務的VREFCA和爲數據總線服務的VREFDQ，這將有效地提升系統數據總線的信噪等級。

　　6.點對點鏈接（Point-to-Point，P2P）

　　這是爲了提升系統性能而進行的重要改動，也是DDR3與DDR2的一個關鍵區別。在DDR3系統中，一個內存控制器只與一個內存通道打交道，並且這個內存通道只能有一個插槽，所以，內存控制器與DDR3內存模組之間是點對點（P2P）的關係（單物理Bank的模組），或者是點對雙點（Point-to-two-Point，P22P）的關係（雙物理Bank的模組），從而大大地減輕了地址/命令/控制與數據總線的負載。而在內存模組方面，與DDR2的類別相相似，也有標準DIMM（臺式PC）、SO-DIMM/Micro-DIMM（筆記本電腦）、FB-DIMM2（服務器）之分，其中第二代FB-DIMM將採用規格更高的AMB2（高級內存緩衝器）。

　　面向64位構架的DDR3顯然在頻率和速度上擁有更多的優點，此外，因爲DDR3所採用的根據溫度自動自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，所以，它可能首先受到移動設備的歡迎，就像最早迎接DDR2內存的不是臺式機而是服務器同樣。在CPU外頻提高最迅速的PC臺式機領域，DDR3將來也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其將支持DDR3規格，而AMD也預計同時在K9平臺上支持DDR2及DDR3兩種規格。

　　

DDR3內存的技術改進

　　邏輯Bank數量

　　DDR2 SDRAM中有4Bank和8Bank的設計，目的就是爲了應對將來大容量芯片的需求。而DDR3極可能將從2Gb容量起步，所以起始的邏輯Bank就是8個，另外還爲將來的16個邏輯Bank作好了準備。

　　封裝（Packages）

　　DDR3因爲新增了一些功能，因此在引腳方面會有所增長，8bit芯片採用78球FBGA封裝，16bit芯片採用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規格。而且DDR3必須是綠色封裝，不能含有任何有害物質。

　　突發長度（BL，Burst Length）

　　因爲DDR3的預取爲8bit，因此突發傳輸週期（BL，Burst Length）也固定爲8，而對於DDR2和早期的DDR架構的系統，BL=4也是經常使用的，DDR3爲此增長了一個4-bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操做加上一個BL=4的寫入操做來合成一個BL=8的數據突發傳輸，屆時可經過A12地址線來控制這一突發模式。並且須要指出的是，任何突發中斷操做都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。

　　尋址時序（Timing）

　　就像DDR2從DDR轉變而來後延遲週期數增長同樣，DDR3的CL週期也將比DDR2有所提升。DDR2的CL範圍通常在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的範圍是0至4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增長了一個時序參數——寫入延遲（CWD），這一參數將根據具體的工做頻率而定。 從環保角度去看，下降功耗對業界是有着實實在在的貢獻的，全球的PC每一年的耗電量至關驚人，即便是每臺PC減低1W的幅度，其省電量都是很是可觀的。

　　下降功耗

　　DDR3內存在達到高帶寬的同時，其功耗反而能夠下降，其核心工做電壓從DDR2的1.8V降至1.5V，相關數據預測DDR3將比現時DDR2節省30%的功耗，固然發熱量咱們也不須要擔憂。就帶寬和功耗之間做個平衡，對比現有的DDR2-800產品，DDR3-800、1066及1333的功耗比分別爲0.72X、0.83X及0.95X，不但內存帶寬大幅提高，功耗表現也比上代更好.

早在2002年6月28日，JEDEC就宣佈開始開發DDR3內存標準，但從2006的狀況來看，DDR2纔剛開始普及，DDR3標準更是連影也沒見到。不過目前已經有衆多廠商拿出了本身的DDR3解決方案，紛紛宣佈成功開發出了DDR3內存芯片，從中咱們彷彿能感受到DDR3臨近的腳步。而從已經有芯片能夠生產出來這一點來看，DDR3的標準設計工做也已經接近尾聲。

　　半導體市場調查機構iSuppli預測DDR3內存將會在2008年替代DDR2成爲市場上的主流產品，iSuppli認爲在那個時候DDR3的市場份額將達到55%。截至2008年11月底的狀況看，這個預期仍是比較準確，市場上已經佔據了不少運行頻率爲1066,1333,1600,甚至2000MHz的DDR3內存，接口類型有200和240 PIN兩種。不過，就具體的設計來看，DDR3與DDR2的基礎架構並無本質的不一樣。從某種角度講，DDR3是爲了解決DDR2發展所面臨的限制而催生的產物。

　　因爲DDR2內存的各類不足，制約了其進一步的普遍應用，DDR3內存的出現，正是爲了解決DDR2內存出現的問題，具體有：

　　更高的外部數據傳輸率

　　更先進的地址/命令與控制總線的拓樸架構

　　在保證性能的同時將能耗進一步下降

　　爲了知足這些要求，DDR3內存在DDR2內存的基礎上所作的主要改進包括：

　　8bit預取設計，DDR2爲4bit預取，這樣DRAM內核的頻率只有接口頻率的1/8，DDR3-800的核心工做頻率只有100MHz。

　　採用點對點的拓樸架構，減輕地址/命令與控制總線的負擔。

　　採用100nm如下的生產工藝，將工做電壓從1.8V降至1.5V，增長異步重置（Reset）與ZQ校準功能。

　　在這個冬季即將結束，三星正式推出目前世界上單顆密度最大的DDR3芯片，基於50納米制造工藝，推單顆容量到了4GB,這個終於使得咱們能夠更快的跨入64位的時代，由於單根PC內存條的容量已達到了驚人的32GB。 新的芯片比先前的DDR3芯片功耗下降了40%，

　　其次，這也爲單根32GB的內存條的上市掃清了障礙，最初面市的32GB的RDIMM內存用於服務器領域採起雙面封裝（每一面由4×4GDDR3芯片組成），同時會面對桌面市場提供8G的UDIMM內存提供給工做站和PC平臺，以及8GB的SO-DIMM筆記本電腦內存。 新的低功耗DDR3內存設計工做電壓爲1.35伏，比以前1.5伏的DDR3芯片下降大約20%功耗，同時最大吞吐速度達到1.6Gbps。 另外，DDR2的價格恐怕會依然疲軟，我在想個人本本是否是應該升級到DDR2 4GB了呢？而根據IDC的預測DDR3內存市場份額將從目前的29%到2011年達到72%。

(1)功耗和發熱量較小：吸收了DDR2的教訓，在控制成本的基礎上減少了能耗和發熱量，使得DDR3更易於被用戶和廠家接受。

　　(2)工做頻率更高：因爲能耗下降，DDR3可實現更高的工做頻率，在必定程度彌補了延遲時間較長的缺點，同時還可做爲顯卡的賣點之一，這在搭配DDR3顯存的顯卡上已有所表現。

　　(3)下降顯卡總體成本：DDR2顯存顆粒規格多爲16M X 32bit，搭配中高端顯卡經常使用的128MB顯存便需8顆。而DDR3顯存顆粒規格多爲32M X 32bit，單顆顆粒容量較大，4顆便可構成128MB顯存。如此一來，顯卡PCB面積可減少，成本得以有效控制，此外，顆粒數減小後，顯存功耗也能進一步下降。

　　(4)通用性好：相對於DDR變動到DDR2，DDR3對DDR2的兼容性更好。因爲針腳、封裝等關鍵特性不變，搭配DDR2的顯示核心和公版設計的顯卡稍加修改便能採用DDR3顯存，這對廠商下降成本大有好處。

　　目前，DDR3顯存在新出的大多數中高端顯卡上獲得了普遍的應用。 如今許多低端的顯卡也有采用DDR3顯存的

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DDR2與DDR1的不一樣之處

主要區別：

　　1，DDRI的工做電壓爲2.5V，DDRII的工做電壓爲1.8v。

　　2，DDRI的PIN腳爲184pin,DDRII的pin腳爲240pin

　　3，DDRI的主頻爲266/333/400，DDRII的主頻爲400/533/667/800/1066MHz.

　　DDR1的頻率最高到400，DDR2的最高到1066，DDR3的則更高了。三者不一樣類型的不能夠混插。

　　同類型的內存條不一樣頻率的能夠混插。

DDR3與DDR2的不一樣之處

　邏輯Bank數量，DDR2 SDRAM中有4Bank和8Bank的設計，目的就是爲了應對將來大容量芯片的需求。而DDR3極可能將從2GB容量起步，所以起始的邏輯Bank就是8個，另外還爲將來的16個邏輯Bank作好了準備。 封裝（Packages），DDR3因爲新增了一些功能，因此在引腳方面會有所增長，8bit芯片採用78球FBGA封裝，16bit芯片採用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規格。而且DDR3必須是綠色封裝，不能含有任何有害物質。 突發長度（BL，Burst Length），因爲DDR3的預取爲8bit，因此突發傳輸週期（BL，Burst Length）也固定爲8，而對於DDR2和早期的DDR架構的系統，BL=4也是經常使用的，DDR3爲此增長了一個4-bit Burst Chop（突發突變）模式，即由一個BL=4的讀取操做加上一個BL=4的寫入操做來合成一個BL=8的數據突發傳輸，屆時可透過A12位址線來控制這一突發模式。並且須要指出的是，任何突發中斷操做都將在DDR3內存中予以禁止，且不予支持，取而代之的是更靈活的突發傳輸控制（如4bit順序突發）。 尋址時序（Timing），就像DDR2從DDR轉變而來後延遲週期數增長同樣，DDR3的CL週期也將比DDR2有所提高。DDR2的CL範圍通常在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設計也有所變化。DDR2時AL的範圍是0至4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增長了一個時序參數──寫入延遲（CWD），這一參數將根據具體的工做頻率而定。 新增功能──重置（Reset），重置是DDR3新增的一項重要功能，併爲此專門準備了一個引腳。DRAM業界已經很早之前就要求增這一功能，現在終於在DDR3身上實現。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3內存將中止全部的操做，並切換至最少許活動的狀態，以節約電力。在Reset期間，DDR3內存將關閉內在的大部分功能，因此有數據接收與發送器都將關閉。全部內部的程式裝置將復位，DLL（延遲鎖相環路）與時鐘電路將中止工做，並且不理睬數據總線上的任何動靜。這樣一來，將使DDR3達到最節省電力的目的。 新增功能──ZQ校準，ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳透過一個命令集，經由片上校準引擎（ODCE，On-Die Calibration Engine）來自動校驗數據輸出驅動器導通電阻與終結電阻器（ODT，On-Die Termination）的終結電阻值。當系統發出這一指令以後，將用相對應的時鐘週期（在加電與初始化以後用512個時鐘週期，在退出自刷新操做後用256個時鐘週期、在其餘狀況下用64個時鐘週期）對導通電阻和ODT電阻進行從新校準。^[1]

 

 

 

 

ZQ校準

 

爲了提升信號完整性，並加強輸出信號強度，DDR內存中引入了終端電阻和輸出驅動器。而爲了在溫度和電壓發生變化的狀況下仍能保持信號完整性，就須要對這些終端電阻和輸出驅動器進行按期校準。未經校準的終端電阻會直接影響信號質量，而調整不當的輸出驅動器則會使有效信號躍遷偏離參考電平，從而致使數據和選通訊號之間出現誤差。如圖3所示，這種誤差會縮短有效數據窗口，並下降數據傳輸的可靠性。

 

 

圖3：因不等的數據選取脈衝(DQS)驅動使交叉點偏離中間水平而致使有效數據窗口縮短。

 

DDR2內存的輸出驅動器通常置於芯片外，只在初始化過程當中隨機校準一次，所以這種被稱爲「片外驅動校準(OCD)」的校準序列僅用於校準片外輸出驅動器。DDR2內存沒法支持ODT校準模式。

 

爲了保持更高的信號完整性，DDR3內存中引入ODT和片上輸出驅動器。DDR3內存中新增了ZQ專用腳，在ZQ管腳與地面之間接有一個240Ω±1％容差的外部參考電阻，便於進行校準。當內存模塊收到ZQ校準命令時，片上校準引擎便啓動校準序列。在DDR3內存的初始化階段會進行初始ZQ校準，以後會按期進行短時ZQ校準，以補償運行溫度和電壓漂移形成的信號波動。

 

動態ODT

 

爲了提升數據總線上的信號完整性，DDR3內存中新增了一個特性，能夠在不設置模式寄存器值的狀況下修改ODT電阻。使能該特性後，一個不一樣的終端電阻值就會被寫入到內存中。圖4展現了在DDR3內存中使能該特性後，如何在寫入操做中動態轉換終端電阻，在這種狀況下也無需再發送模式寄存器編程命令。

 

 

圖4：使能DDR3內存模塊的動態ODT阻配置特性後，在數據寫入操做中該配置將終端電阻改成「RTT_Dyn」，待操做完成後，又將終端電阻恢復到「RTT_Nom」。