ZYNQ7000-FPGA入門

開發板：zedboard 開發環境：Vivado 2013.4git 操做步驟web 新建RTL工程，選擇開發板ZedBoard服務器 源文件：描述邏輯 約束文件：硬件引腳與符號的對應關係 IP文件：外設封裝，相似於C語言的庫併發 添加verilog文件和引腳約束文件XDC（constraints）svg 綜合->實現->生成比特流，這裏有完整的日誌文件.net 打開硬件管理器，並發現xc7z02

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