FPGA信號序列監測工具

VSTAR基本 本節介紹使用 VSTAR 的設計流程和 VSTAR 的基本內容。 下圖1說明了使用 VSTAR 的設計流程的大綱。首先，FPGA項目是從FPGA項目數據導入的，RTL文件是使用設計窗口複製的。對於導入的FPGA項目，設置參數以生成VSTAR IP，並選擇信號以探測和更新設計。之後，FPGA合成執行，然後FPGA設計數據（比特流）可以下載到FPGA。 如果設置完成，則運行裝有 VST

>>阅读原文<<