亞穩態的產生機理、消除辦法

本文是由網上的資料整合而成 1. 應用背景 1.1         亞穩態發生原因       在FPGA系統中，如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對於有效時鐘沿的恢復時間（recovery time）不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鐘沿之後比較長的一段時間處於不確定的狀態，在這段時間裏Q端在0和1之間處於振盪狀態，而不是等於數據輸入

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