TestBench中的timescale 時間延遲與時間精度

在Verilog HDL 模型中，全部時延都用單位時間表述。使用`timescale編譯器指令將時間單位與實際時間相關聯。該指令用於定義時延的單位和時延精度。`timescale編譯器指令格式爲：` timescale time_unit / time_precision 。其中，time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成

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