【VHDL設計—Modelsim仿真】彈出錯誤「Cannot create a project while a simulation is ···」

「Cannot create a project while a simulation is in progress. Use the "quit-sim" command to unload the design first」意思是：無法在進行模擬時創建項目。使用「quit-sim」命令首先退出仿真設計。說明我們的仿真進程還在進行着，我們要先退出仿真才能進行其他操作。 步驟如下：

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