FPGA設計流程

設計時應注意： 設計必須文檔化。要將設計思路，詳細實現等寫入文檔，然後經過嚴格評審通過，後才能進行下一步的工作。 端口信號排列要統一，一個信號只佔一行，最好按從哪個模塊來到哪個模塊去的關係排列。 信號的命名要清晰、明瞭，有明確含義，同時使用完整的單詞或大家基本可以理解的縮寫，避免使人產生誤解。 一個模塊儘量只用一個時鐘，這裏的一個模塊是指一個module。在多時鐘域的設計中涉及到跨時鐘的設計最好有

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