UVM 環境 ddr4 寫失敗問題定位--FIFO_IS_ALMOST_FULL

     每次遇到問題，要從上往下詳細梳理，不然很容易忽略或者遺漏中間環節，並且最後你會發現，問題的原因會非常低級。 先總結下出問題的原因： 1） 底層rtl 接線修改（ddr phy和ddr4 model的連線對應關係）後，對應的uvm環境沒有對應的修改。 2）DDR工作模式修改後，沒有確保連線完全正確。例如uvm中把mbist_mode接0後，並沒有傳給ddr module中去。 現象：  

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