SystemVerilog Stimulus Timing Regions

時間 2021-01-13

標籤數字設計 Verilog testbench simulation sim TimingRegion 简体版

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program 就是爲了解決module和tb的race violation問題. 因爲program作用在reactive 區域,這時賦值的更新已經穩定. 因此，我們一般推薦在Testbench中使用program，在設計dut中使用module，在頂層module中例化dut的module和 testbench的program。 program中的注意點： program中不能例化其他prog

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